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Verilog

Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語言．Verilog HDL可以用來進行各種層次的邏輯設(shè)計，也可以進行數(shù)字系統(tǒng)的邏輯綜合，仿真驗證和時序分析等。 　　Verilog HDL適合算法級，寄存器級，邏輯級，門級和版圖級等各個層次的設(shè)計和描述． 　　Verilog HDL進行設(shè)計最大的優(yōu)點是其工藝無關(guān)性．這使得工程師在功能設(shè)計，邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計的要求施加不同的約束條件，即可設(shè)計出實際電路． 　　Verilog HDL是一種硬件描述語言(hardware description language)，為了制作數(shù)字電路而用來描述ASICs和FPGA的設(shè)計之用。Verilog 的設(shè)計者想要以 C 編程語言為基礎(chǔ)設(shè)計一種語言，可以使工程師比較容易學(xué)習(xí)。 　　Verilog 是由en:Gateway Design Automation公司于大約1984年開始發(fā)展。查看更多>>

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